在VHDL程序中，可以使用两种方式添加注释：
例如：
-- 这是一个单行注释 signal clk : std_logic;
/* 这是一个 多行注释 */ signal rst : std_logic;
请注意，注释只是对代码的解释性描述，对于实际的硬件描述并没有任何影响。编译器会将注释部分完全忽略掉。
